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2021 CadenceLIVE中国线上用户大会圆满落幕

一年一度的 CadenceLIVE 中国线上用户大会于今日线上圆满落幕。在数字经济飞速发展的时代下,各个行业的刚性需求推动着半导体行业的复兴与发展。CadenceLIVE 中国用户大会作为目前中国 EDA 行业覆盖技术领域最全面、规模最大的技术交流平台,给广大用户们带来了一场技术含量十足的行业峰会,也为从业者们提供了充足的线上交流机会。大会以自动驾驶、人工智能、网络和 5G/6G、云服务等创新应用为中心,与从业人员共享行业前沿科技信息,解密 Cadence 最新科研与产品,拥抱时代红利,共同推动半导体行业科技发展。

在上午的主题峰会中,Cadence 公司中国区总经理汪晓煜先生致大会开幕词, Cadence 公司 CEO 陈立武与 Cadence 公司总裁 Anirudh Devgan 博士分享了对于技术与产业的观点,并特邀芯原股份董事长、总裁兼首席执行官戴伟民博士带来产业链合作伙伴的创新观点。最后由 CadenceLIVE 评审会主席、NVIDIA 资深总监郑清源先生公布 CadenceLIVE China 2021 的获奖论文名单并进行颁奖。

Cadence 公司中国区总经理汪晓煜先生

汪晓煜先生表示,新一轮科技革命和产业变革的驱动力给 EDA 行业以及相关的芯片设计和系统实现带来了前所未有的挑战和机遇。Cadence 一直在追求技术的创新和突破,并致力于帮助客户创造更大的价值。而中国始终是 Cadence 重点投资和发展的区域,依托先进技术、专业团队以及客户鼎力支持,希望在中国半导体跨越性发展的关键阶段一起走向成功。

Cadence 公司 CEO陈立武

Cadence 公司 CEO 陈立武先生带来了《驾驭数据力量,推动电子行业复兴演讲时间》的主题演讲。陈立武表示,电子行业的复兴产生了巨大的驱动力,进而持续地推动着半导体行业的变革与增长。每天都有大量的数据被产生和创建,以数据为中心所产生的处理、传输、储存和分析都带来了巨大的机遇与挑战。目前出现的数据 90% 都是近两年产生的,其中 80% 的数据都是非结构化的图像和视频,然而目前只有 2% 的数据被分析。伴随未来数据的指数增长,可分析数据占比预计会从现在的 2% 降低到 0.5%。

Cadence 专注于投资创新技术研究,每年营收的 40% 都用于科技研发,以确保为用户提供一流的技术引擎,提供最好的功耗性能和面积以及最快的吞吐量,从而让客户打造自己的差异化产品。同时在智能系统设计当中,主要由 Cadence 的核心 EDA 和 IP 产品组合,用大规模并行方法改进产品组合和分布式处理 。除此之外 Cadence 还致力于和大学的合作研究,进行技术创新与人才培养。数据分析是这波变革浪潮的先锋,而 Cadence 在前端科研的浪潮中领航的同时也会致力于协同各个产业链在多个领域的发展与进步。

Cadence 公司总裁Anirudh Devgan

Cadence 公司总裁 Anirudh Devgan 博士在《加速智能系统设计 — Cadence 的技术与创新》的主题演讲中分享了 Cadence 近年来的产品创新战略和技术趋势的见解。Anirud 表示,Cadence 推出智能系统设计战略,包含卓越设计、系统创新以及普适智能三个核心领域,同时这些核心领域的关键技术在横向和垂直产品领域都有广泛的应用。

Cadence 在原有行业的技术基础和应用经验上,根据客户和当前市场发展需求,在最近一年当中不断推出了重磅创新产品,其中包括:

1、Integrity 3D-IC 设计平台

由于摩尔定律的放缓和先进制程的复杂性不断上升,客户开始不断探索芯片堆积技术进而克服 PPA 成本上的障碍。然而设计 3D-IC 的难度较大,于是将 IC 设计推到一个全新的高度即系统设计。除去系统规划实现以外,还有热分析、电源完整性分析、Multi-die 时序,物理验证因素决定着 3D-IC 设计的成败。Cadence 推出全新的 Integrity 3D-IC 设计平台,将设计规划、物理实现和系统分析统一集成于单个管理界面中。Integrity 3D-IC 平台支持了 Cadence 第三代 3D-IC 解决方案,客户可以利用平台集成的热分析、功耗和静态时序分析功能,优化受系统驱动的小芯片(Chiplet)的功耗、性能和面积目标(PPA)。

2、Cerebrus 基于机器学习的设计工具

Cerebrus 是业内首款创新的基于机器学习(ML)的设计工具,可以扩展数字芯片设计流程并使之自动化,让客户能够高效达成要求严苛的芯片设计目标。Cerebrus 和 Cadence RTL-to-signoff 流程强强联合,为高阶工艺芯片设计师、CAD 团队和 IP 开发者提供支持,与人工方法相比,将工程生产力提高多达 10 倍,同时最多可将功耗、性能和面积(PPA)结果改善 20%。同时采用可重复使用、可移植地增强学习模型,每次使用均可提高效率。与传统的人工设计过程相比,可实现更高效的本地和云计算资源管理。Cerebrus 在多个工艺节点和多个终端应用中均可显著提高 PPA 和生产力,包括消费电子、超大规模计算、5G 通信、汽车电子和移动设备等。

3、Dynamic Duo 系统动力双剑

Dynamic Duo 系统动力双剑包含 Palladium Z2 硬件仿真加速平台和 Protium X2 企业级原型验证系统。这一组合将容量提高了 2 倍,性能提升了 1.5 倍,并且采用了业内首创的模块化编译技术,新一代系统为当前数十亿门规模的片上系统(SoC)设计提供最佳的硅前硬件纠错效率和最高的软件调试吞吐率,用于应对呈指数级上升的系统设计复杂度和上市时间的压力。此双系统无缝集成统一的编译器和外设接口,双剑合璧, 100 亿门的 SoC 编译在 Palladium Z2系统上 10 小时内即可完成,在 Protium X2 系统上也仅需不到 24 小时。

4、Helium Virtual 及 Hybrid Studio 平台

现代 SoC 的嵌入式软件堆栈越来越复杂,进而给客户带来巨大的推动力将软件设计和验证向左移,转移到芯片投片之前甚至在 RTL 之前。Helium Studio 使得用户更早开始进行软硬件协同验证和调试,充分支持平台的集成,实现虚拟模型的创建和纠错,使设计左移过程成为可能,允许软件开发与 RTL 设计并行运行。Helium Virtual 模型的运行速度比 RTL 模型快数百或数千倍,使软件/硬件集成和调试比使用 RTL 模型更加高效。

随着 RTL 稳定,首先在 IP 级别,其次在 SoC 级别,Helium virtual 与 RTL 模型结合形成混合仿真,促使较慢的 RTL 模型能够在 SoC 级别相互独立测试进一步提高软硬件系统验证的生产力。Helium 可以与 Cadence 所有的工具引擎无缝集成混合仿真,同时还在 Eclipse 中提供统一的嵌入式软件调试体验,无论底层模型虚拟与否,在混合仿真的情况下统一的调试体验可以跨越 Cadence 所有的工具引擎。最后,在支持仿真过程中支持从虚拟原型“热切换”到真实 RTL 设计,允许 RTL 模型仅在需要他们的仿真部分期间使用。

5、Tensilica AI

根据当前市场需求,从传感器到 ADAS 平台都围绕着性能、功耗、面积等因素,维持彼此之间的动态平衡。在每个性能上都可以看到 AI 的需求,发挥技术优势的基础在于性能、功耗、成本和快速部署。

Cadence 的策略是在可扩展和成熟的 Tensilica  平台上构建 AI,并实现帮助无处比在的人工智能。Tensilica AI 平台加速人工智能系统级芯片开发,包括针对不同的数据要求和终端侧(on-device)AI 要求而优化的三个支持产品系列,覆盖低端、中端和高端市场,提供了可扩展、节能的设备端到边缘端人工智能处理功能,新的配套 AI 神经网络引擎(NNE)每次推理的能耗降低了 80%,并提供超过 4 倍的 TOPS/W 性能,而神经网络加速器(NNA)通过一站式解决方案提供旗舰级的 AI 性能和能效。

芯原股份董事长、总裁兼首席执行官戴伟民博士

同时,作为本次大会的特邀嘉宾之一,来自芯原股份董事长、总裁兼首席执行官戴伟民博士也为大家带来了《构建 Chiplet(芯粒)的生态》的演讲。戴伟民博士在演讲中阐述了 Chiplet 的发展历程以及未来的预期。戴伟民博士表示,Chiplet 的出现给当前产业带来了巨大的变化即 IP 从软变硬以芯片的形式存在,随后实现了集成异构化、异质化和 IO 增量化。Chiplet 从出现就被各大企业迅速地加入了研发重点项目,并且不断地推陈出新。在未来芯原会不断优化一站式芯片定制服务,积极推动集成电路产业生态建设。

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